RISC-V 矩阵处理器

项目背景

RISC-V 提供开放的 ISA 扩展空间，适合探索面向矩阵计算的专用处理结构。本项目记录原型设计思路，不表示已有完整处理器产品或正式发表成果。

目标与约束

• 定义矩阵扩展的基本软件接口。
• 设计矩阵寄存器文件和 MAC 阵列。
• 保留可仿真的 RTL 验证路径。
• 控制指令复杂度，先服务小规模矩阵乘。

系统架构

RISC-V Core
 ├─ Custom Decode
 ├─ Matrix Register File
 ├─ Matrix MAC Array
 └─ Load/Store Interface

算法设计

核心计算聚焦矩阵乘和累加，后续再考虑卷积 lowering 或直接卷积映射。

硬件架构

初始方案采用固定规模 MAC 阵列，矩阵寄存器负责提供局部操作数。

数据通路

数据从 load/store 接口进入矩阵寄存器，经 MAC 阵列计算后写回结果寄存器或内存。

存储结构

矩阵寄存器文件的端口数量是关键约束，需要在吞吐和面积之间折中。

定点化方案

初始考虑 int8 输入、int32 累加，具体饱和和舍入策略待验证。

RTL 实现

待补充指令译码、状态机、寄存器文件和 MAC 阵列的 RTL 细节。

验证方法

计划使用指令级测试、随机矩阵测试和 C 参考模型对拍。

综合或实现结果

待补充。当前不展示未确认的面积、时序或功耗指标。

遇到的问题

需要进一步明确异常处理、上下文保存、软件 ABI 和编译工具支持边界。

最终结论

本项目仍在原型设计阶段。

后续计划

补充指令编码草案、RTL 目录结构和最小仿真用例。