ASIC · Research Prototype

超低功耗 ECG SNN 加速器

面向 ECG 信号处理的 SNN 加速器原型记录,重点关注事件驱动计算和低功耗数字设计。

SNNASICECGLow PowerVerilog
目录项目背景目标与约束系统架构算法设计硬件架构数据通路存储结构定点化方案RTL 实现验证方法综合或实现结果遇到的问题最终结论后续计划

项目背景

ECG 等生理信号具有低频、长时序和能耗敏感特征。SNN 的事件驱动形式可能适合低功耗边缘处理。本页面只记录研究原型构想,不包含医疗结论或产品声明。

目标与约束

  • 探索事件驱动神经元状态更新。
  • 减少无效翻转和重复访存。
  • 建立小规模 RTL 仿真验证路径。
  • 不展示未经确认的功耗或准确率数据。

系统架构

ECG Window Buffer
 ├─ Spike Encoder
 ├─ SNN Core
 ├─ State Memory
 └─ Output Decoder

算法设计

算法侧需要先明确编码方式、神经元模型和状态更新规则。

硬件架构

硬件侧重点是事件稀疏性利用、状态存储访问和时钟使能控制。

数据通路

事件输入触发神经元状态读取、更新和写回。空闲周期应尽量避免无意义切换。

存储结构

状态存储可能包括膜电位、阈值、突触权重和时间相关变量。

定点化方案

待通过软件模型确定状态变量范围,再选择定点格式。

RTL 实现

待补充神经元更新模块、事件队列和状态存储接口。

验证方法

计划从小规模合成输入开始,对比软件模型中的状态轨迹。

综合或实现结果

待补充。当前没有可公开的功耗数据。

遇到的问题

事件调度、状态冲突和低功耗控制需要进一步细化。

最终结论

本项目仍是阶段性研究方向记录。

后续计划

补充 ECG 数据预处理、编码方案和低功耗 RTL 编码规范。

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